AM3352BZCZA100
Caractéristiques
Jusqu'à 1 GHz Sitara™ ARM® Cortex®
-Processeur RISC 32 bits A8
– Coprocesseur NEON™ SIMD
- 32 Ko d'instruction L1 et 32 Ko de cache de données avec une seule erreur
Détection
- 256 Ko de cache L2 avec code de correction d'erreur (ECC)
- 176 Ko de ROM de démarrage sur puce
– 64 Ko de RAM dédiée
– Émulation et débogage - JTAG
– Contrôleur d'interruption (jusqu'à 128 demandes d'interruption)
Mémoire sur puce (RAM L3 partagée)
– 64 Ko de RAM OCMC (General-Purpose On-Chip Memory Controller)
– Accessible à tous les maîtres
– Prend en charge la rétention pour un réveil rapide
Interfaces de mémoire externe (EMIF)
– mDDR(LPDDR), DDR2, DDR3, DDR3L
Manette
– mDDR : horloge 200 MHz (débit de données 400 MHz)
– DDR2 : horloge 266 MHz (débit de données 532 MHz)
– DDR3 : horloge de 400 MHz (débit de données de 800 MHz)
– DDR3L : horloge de 400 MHz (débit de données de 800 MHz)
– Bus de données 16 bits
– 1 Go d'espace total adressable
- Prend en charge les configurations d'un périphérique de mémoire x16 ou deux x8
- Contrôleur de mémoire à usage général (GPMC)
- Interface de mémoire asynchrone 8 bits et 16 bits flexible avec jusqu'à sept sélections de puces (NAND, NOR, Muxed-NOR, SRAM)
- Utilise le code BCH pour prendre en charge l'ECC 4, 8 ou 16 bits
- Utilise le code Hamming pour prendre en charge l'ECC 1 bit
- Module de localisation d'erreur (ELM)
- Utilisé en conjonction avec le GPMC pour localiser les adresses des erreurs de données à partir de polynômes de syndrome générés à l'aide d'un algorithme BCH
- Prend en charge l'emplacement d'erreur de bloc de 4, 8 et 16 bits par bloc de 512 octets basé sur les algorithmes BCH
Sous-système d'unité programmable en temps réel et sous-système de communication industrielle (PRU-ICSS)
– Prend en charge des protocoles tels que EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™, etc.
– Deux unités programmables en temps réel (PRU)
- Processeur RISC de chargement/stockage 32 bits capable de fonctionner à 200 MHz
- 8 Ko de RAM d'instructions avec détection d'erreur unique (parité)
- 8 Ko de RAM de données avec détection d'erreur unique (parité)
- Multiplicateur 32 bits à cycle unique avec accumulateur 64 bits
- Le module GPIO amélioré fournit une prise en charge ShiftIn / Out et un verrouillage parallèle sur le signal externe
- 12 Ko de RAM partagée avec détection d'erreur unique (parité)
– Trois banques de registres de 120 octets accessibles par chaque PRU
– Contrôleur d'interruption (INTC) pour la gestion des événements d'entrée du système
– Bus d'interconnexion local pour connecter les maîtres internes et externes aux ressources à l'intérieur du PRU-ICSS
– Périphériques à l'intérieur du PRU-ICSS :
– Un port UART avec des broches de contrôle de flux,
Prend en charge jusqu'à 12 Mbps
– Un module de capture améliorée (eCAP)
– Deux ports Ethernet MII prenant en charge les
Ethernet, comme EtherCAT
– Un port MDIO
Module d'alimentation, de réinitialisation et de gestion de l'horloge (PRCM)
- Contrôle l'entrée et la sortie des modes veille et veille profonde
– Responsable du séquençage du sommeil, du séquençage d'arrêt du domaine d'alimentation, du séquençage de réveil et du séquençage d'activation du domaine d'alimentation
– Horloges
– Haute fréquence intégrée de 15 à 35 MHz
Oscillateur utilisé pour générer une horloge de référence pour diverses horloges système et périphériques
- Prend en charge l'activation et la désactivation de l'horloge individuelle
Contrôle des sous-systèmes et des périphériques pour
Faciliter la réduction de la consommation d'énergie
– Cinq ADPLL pour générer des horloges système
(Sous-système MPU, interface DDR, USB et périphériques [MMC et SD, UART, SPI, I2C], L3, L4, Ethernet, GFX [SGX530], horloge pixel LCD)
